From ecbc1eaa1e3454f7168a4ac4c3119ea371f41d69 Mon Sep 17 00:00:00 2001 From: Dmitrii Vasilev Date: Thu, 13 Aug 2026 18:14:49 +0000 Subject: [PATCH] =?UTF-8?q?=D0=A1=D0=B0=D0=B9=D1=82:=20=D0=BF=D0=B5=D1=80?= =?UTF-8?q?=D0=B5=D0=B2=D0=B5=D1=81=D1=82=D0=B8=20=D1=81=D1=82=D1=80=D0=B0?= =?UTF-8?q?=D0=BD=D0=B8=D1=86=D1=83=20=D0=B0=D0=B2=D1=82=D0=BE=D1=80=D0=B0?= =?UTF-8?q?=20=D0=B4=D0=BB=D1=8F=20de=20es=20zh?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit --- apps/website/messages/de.json | 38 ++++++++++++++++++++++++++++++++++- apps/website/messages/es.json | 38 ++++++++++++++++++++++++++++++++++- apps/website/messages/zh.json | 38 ++++++++++++++++++++++++++++++++++- 3 files changed, 111 insertions(+), 3 deletions(-) diff --git a/apps/website/messages/de.json b/apps/website/messages/de.json index 0f9b6721f0..712032fdfd 100644 --- a/apps/website/messages/de.json +++ b/apps/website/messages/de.json @@ -23,7 +23,8 @@ "navExtra": { "dashboard": "Dashboard", "tree": "Forschungslab", - "docs": "Doku" + "docs": "Doku", + "about": "Über den Autor" }, "theorems": { "badge": "MATHEMATISCHE GRUNDLAGE", @@ -1728,5 +1729,40 @@ "parameters": "Konsolidierte Parameter", "optimizer": "Optimierer", "adam": "ADAM" + }, + "about": { + "name": "Dmitrii Vasilev", + "role": "Hardware-AI- und FPGA/RTL-Ingenieur · Autor des ternären GF-T-Gleitkommaformats · Spezifikation → RTL → FPGA · ML-Systeme und Edge AI", + "bioTitle": "Über mich", + "bio": [ + "Ich entwickle den vollständigen Stack für effiziente KI-Berechnungen — vom Zahlenformat und dem ausführenden RTL bis zur bitgenauen Verifikation auf einem Board. Ich bin Autor von GF-T, einem ternären Gleitkommaformat, und der umfassenderen GoldenFloat-Familie (GF-T8/16/32; φ-abgeleitetes GF4→GF1024), veröffentlicht als Katalog mit 83 Formaten und bitgenauen Konformitätsvektoren.", + "Ich habe ein neues Zahlenformat aus einem arXiv-Paper auf eine echte Xilinx Artix-7 (ALINX AX7203, XC7A200T) gebracht — mit vollständig offenen Werkzeugen: Yosys, nextpnr und prjxray, ohne Hersteller-Tools. Ein SKY130-Design wurde über Tiny Tapeout zur Fertigung eingereicht; Messungen auf einem Chip gibt es nicht. Im Mittelpunkt steht die Kette Spezifikation → RTL → Verifikation → Board: Jeder RTL-Knoten wird bitweise gegen ein unabhängiges Python-Goldenmodell geprüft, sodass Abweichungen zwischen Spezifikation und RTL vor der Synthese auffallen.", + "Vor der Hardware habe ich mehr als zehn Jahre Software entwickelt und vermittelt — KI-Agenten und Multi-Agenten-Systeme, React Native und Web3. Ich bin weltweit (UTC+7) für Remote- und Vertragsarbeit in den Bereichen Hardware-AI, FPGA/RTL/Verifikation, ML-Systeme und Edge AI offen." + ], + "achievementsTitle": "Wichtige Ergebnisse (Hardware, 2026)", + "achievements": [ + "Neuronales Training auf dem FPGA — Primitive, die direkt auf dem Board trainieren; die gesamte Kette Spezifikation → RTL → Board ist bitweise gegen das Goldenmodell geprüft.", + "GF16-Matrixmultiplikation 4×4 — auf Xilinx-Artix-7-Logik mit 0 DSP48 und 0 Latches: 32.252 LUTs oder 21.223 bei Nutzung der Hard-Multiplizierer.", + "Tiny Tapeout SKY130 — das Design wurde zur Fertigung eingereicht: GDS, Gate-Level-Test und Precheck sind bestanden. Messungen auf einem Chip gibt es noch nicht.", + "Bitgenaue Verifikation pro Knoten — jeder RTL-Knoten wird gegen ein unabhängiges Python-Goldenmodell geprüft (iverilog plus KAT-Vektoren); Abweichungen zwischen Spezifikation und RTL werden vor der Synthese erkannt.", + "tri-net — ein vollständiger ternärer Netzwerk-Stack (133 .t27-Spezifikationen): GF16-PHY, ein BPSK-Modem über AD9361, Mesh-Routing und AEAD-Kryptografie — zwischen Geräten über Funk nachgewiesen." + ], + "publicationsTitle": "Veröffentlichungen", + "publications": [ + { + "title": "GoldenFloat: Eine φ-abgeleitete Gleitkommafamilie (GF4→GF1024) — arXiv:2606.05017", + "url": "https://arxiv.org/abs/2606.05017" + }, + { + "title": "Ein numerischer Katalog mit 83 Formaten und bitgenauen Konformitätsvektoren: FP8, BF16, MXFP4 — arXiv:2606.09686", + "url": "https://arxiv.org/abs/2606.09686" + } + ], + "links": { + "linkedin": "LinkedIn", + "github": "GitHub", + "arxiv1": "arXiv: GoldenFloat", + "arxiv2": "arXiv: Katalog mit 83 Formaten" + } } } diff --git a/apps/website/messages/es.json b/apps/website/messages/es.json index b775f2f1a6..8bdb08a1b8 100644 --- a/apps/website/messages/es.json +++ b/apps/website/messages/es.json @@ -23,7 +23,8 @@ "navExtra": { "dashboard": "Panel", "tree": "Lab. Investigacion", - "docs": "Docs" + "docs": "Docs", + "about": "Sobre el autor" }, "theorems": { "badge": "FUNDAMENTO MATEMÁTICO", @@ -1760,5 +1761,40 @@ "desc": "arXiv:2502.16473" } ] + }, + "about": { + "name": "Dmitrii Vasilev", + "role": "Ingeniero de Hardware-AI y FPGA/RTL · Autor del formato de coma flotante ternario GF-T · especificación → RTL → FPGA · sistemas ML y Edge AI", + "bioTitle": "Sobre mí", + "bio": [ + "Construyo la pila completa para un cómputo de IA eficiente: desde el formato numérico y el RTL que lo ejecuta hasta la verificación bit a bit en una placa. Soy el autor de GF-T, un formato de coma flotante ternario, y de la familia más amplia GoldenFloat (GF-T8/16/32; GF4→GF1024 derivada de φ), publicada como un catálogo de 83 formatos con vectores de conformidad bit a bit.", + "Llevé un formato numérico nuevo desde un artículo de arXiv hasta una Xilinx Artix-7 activa (ALINX AX7203, XC7A200T) usando un flujo completamente abierto: Yosys, nextpnr y prjxray, sin herramientas del fabricante. Un diseño SKY130 fue enviado a fabricación mediante Tiny Tapeout; no hay mediciones en un chip. Mi trabajo se centra en la cadena especificación → RTL → verificación → placa: cada nodo RTL se comprueba bit a bit frente a un modelo dorado independiente en Python, para detectar divergencias entre la especificación y el RTL antes de la síntesis.", + "Antes del hardware pasé más de diez años desarrollando y enseñando software: agentes de IA y sistemas multiagente, React Native y Web3. Estoy disponible para trabajo remoto o por contrato en todo el mundo (UTC+7) en hardware-AI, FPGA/RTL/verificación, sistemas ML y edge AI." + ], + "achievementsTitle": "Resultados principales (hardware, 2026)", + "achievements": [ + "Entrenamiento neuronal en FPGA: primitivas que entrenan en la propia placa, con toda la cadena especificación → RTL → placa comprobada bit a bit frente al modelo dorado.", + "Multiplicación de matrices GF16 4×4: se implementa en la lógica Xilinx Artix-7 con 0 DSP48 y 0 latches: 32.252 LUT, o 21.223 usando multiplicadores dedicados.", + "Tiny Tapeout SKY130: el diseño fue enviado a fabricación; GDS, prueba a nivel de puertas y precheck han pasado. Aún no hay mediciones en un chip.", + "Verificación bit a bit por nodo: cada nodo RTL se comprueba frente a un modelo dorado independiente en Python (iverilog y vectores KAT), detectando divergencias antes de la síntesis.", + "tri-net: una pila de red ternaria completa (133 especificaciones .t27): PHY GF16, módem BPSK sobre AD9361, encaminamiento mesh y criptografía AEAD, demostrados entre dispositivos por radio." + ], + "publicationsTitle": "Publicaciones", + "publications": [ + { + "title": "GoldenFloat: Una familia de coma flotante derivada de φ (GF4→GF1024) — arXiv:2606.05017", + "url": "https://arxiv.org/abs/2606.05017" + }, + { + "title": "Un catálogo numérico de 83 formatos con vectores de conformidad bit a bit: FP8, BF16, MXFP4 — arXiv:2606.09686", + "url": "https://arxiv.org/abs/2606.09686" + } + ], + "links": { + "linkedin": "LinkedIn", + "github": "GitHub", + "arxiv1": "arXiv: GoldenFloat", + "arxiv2": "arXiv: Catálogo de 83 formatos" + } } } diff --git a/apps/website/messages/zh.json b/apps/website/messages/zh.json index 45de589cc2..ab514cd452 100644 --- a/apps/website/messages/zh.json +++ b/apps/website/messages/zh.json @@ -23,7 +23,8 @@ "navExtra": { "dashboard": "仪表板", "tree": "研究实验室", - "docs": "文档" + "docs": "文档", + "about": "关于作者" }, "theorems": { "badge": "数学基础", @@ -1760,5 +1761,40 @@ "desc": "arXiv:2502.16473" } ] + }, + "about": { + "name": "Dmitrii Vasilev", + "role": "硬件 AI 与 FPGA/RTL 工程师 · GF-T 三进制浮点格式作者 · 规范 → RTL → FPGA · ML 系统与边缘 AI", + "bioTitle": "关于我", + "bio": [ + "我构建高效 AI 计算的完整技术栈：从数值格式和执行它的 RTL，到开发板上的逐位精确验证。我是 GF-T 三进制浮点格式以及更广泛 GoldenFloat 系列（GF-T8/16/32；基于 φ 的 GF4→GF1024）的作者；该系列以包含 83 种格式和逐位精确一致性向量的目录形式发布。", + "我将一个 arXiv 论文中的新数值格式部署到实际的 Xilinx Artix-7（ALINX AX7203，XC7A200T）上，使用完全开放的流程：Yosys、nextpnr 和 prjxray，不依赖厂商工具。一个 SKY130 设计已通过 Tiny Tapeout 送交制造；目前没有芯片上的测量结果。我的工作围绕规范 → RTL → 验证 → 开发板这条链路展开：每个 RTL 节点都与独立的 Python 黄金模型逐位比对，在综合前发现规范与 RTL 的偏差。", + "在硬件工作之前，我用了十多年开发和教授软件：AI 智能体与多智能体系统、React Native 以及 Web3。我接受全球远程或合同工作（UTC+7），方向包括硬件 AI、FPGA/RTL/验证、ML 系统和边缘 AI。" + ], + "achievementsTitle": "主要成果（硬件，2026）", + "achievements": [ + "FPGA 上的神经网络训练：原语可直接在开发板上训练，规范 → RTL → 开发板的完整链路均与黄金模型逐位核对。", + "GF16 4×4 矩阵乘法：映射到 Xilinx Artix-7 逻辑，使用 0 个 DSP48 和 0 个锁存器：32,252 个 LUT；允许使用硬乘法器时为 21,223 个。", + "Tiny Tapeout SKY130：设计已送交制造；GDS、门级测试和预检查均已通过。目前还没有芯片测量结果。", + "逐节点逐位精确验证：每个 RTL 节点都与独立的 Python 黄金模型核对（iverilog 加 KAT 向量），在综合前发现规范与 RTL 的偏差。", + "tri-net：完整的三进制网络栈（133 个 .t27 规范），包括 GF16 PHY、基于 AD9361 的 BPSK 调制解调器、网格路由和 AEAD 加密；已完成设备间无线验证。" + ], + "publicationsTitle": "公开发表", + "publications": [ + { + "title": "GoldenFloat：基于 φ 的浮点格式系列（GF4→GF1024）— arXiv:2606.05017", + "url": "https://arxiv.org/abs/2606.05017" + }, + { + "title": "包含逐位精确一致性向量的 83 种格式数值目录：FP8、BF16、MXFP4 — arXiv:2606.09686", + "url": "https://arxiv.org/abs/2606.09686" + } + ], + "links": { + "linkedin": "LinkedIn", + "github": "GitHub", + "arxiv1": "arXiv：GoldenFloat", + "arxiv2": "arXiv：83 种格式目录" + } } }